Организация систем функционального контроля комбинационных схем на основе модифицированного кода с суммированием взвешенных переходов

В.В. Сапожников, Вл.В. Сапожников, доктора техн. наук,
Д.В. Ефанов, канд. техн. наук, В.В. Дмитриев, М.Р. Черепанова
Федеральное государственное бюджетное образовательное учреждение
высшего профессионального образования «Петербургский государственный
университет путей сообщения Императора Александра I»,
(Российская Федерация, 190031, Санкт-Петербург, Московский пр., 9,
тел. (+7) 9117092164, (+7) (812) 4578579, e-mail: Ця електронна адреса захищена від спам-ботів. Вам потрібно увімкнути JavaScript, щоб побачити її.)

АННОТАЦИЯ

Запропоновано спосіб побудови коду з підсумовуванням, базований на зважуванні переходів між розрядами, які займають сусідні позиції в інформаційному векторі, та наступних операціях з ваговими коефіцієнтами переходів. Встановлено послідовність вагових коефіцієнтів та прості правила модифікації коду з підсумовуванням зважених переходів, які дозволяють будувати оптимальні коди по критерію мінімуму загальної кількості похибок,
що не виявляються в інформаційних векторах. Показано, що нові коди практично дозволяють створювати системи функціонального контролю із зменшеною апаратурною надлишковістю.

КЛЮЧЕВЫЕ СЛОВА:

система функционального контроля, контролепригодная структура, система дублирования, система контроля по паритету, код с суммированием, код Бергера, модифицированный код с суммированием взвешенных переходов, контрольная комбинационная схема.

СПИСОК ЛИТЕРАТУРЫ

1. McCluskey E.J. Logic Design Principles: With Emphasis on Testable Semicustom Circuits.—N.J.: Prentice Hall PTR, 1986. — 549 p.
2. Smolens J.C., Jangwoo Kim, Hoe J.C., Falsafi B. Understanding the Performance of Concurrent Error Detecting Superscalar Microarchitectures // Proc. of the Fifth IEEE International Symposium on Signal Processing and Information Technology.—Athens, Greece, 21 December, 2005.— P. 13—18.
3. Fujiwara E. Code Design for Dependable Systems: Theory and Practical Applications.—N. J.: John Wiley & Sons, 2006.— 720 p.
4. Choudhury M.R., Mohanram K. Approximate Logic Circuits for Low Overhead, Non-Intrusive Concurrent Error Detection // Proc. of the conf. on Design, automation and test in Europe (DATE’08).— Munich, Germany, 10-14 March, 2008. — P. 903—908.
5. Theeg G., Vlasenko S. Railway Signalling & Interlocking—International Compendium.—Eurailpress, 2009.— 448 p.
6. Bousselam K., Di Natale G., Flottes M., Rouzeyre B. Evaluation of Concurrent Error Detection Techniques on the Advanced Encryption Standard // Proc. of 16th IEEE International On-Line Testing Symposium (IOLTS).—Corfu, Greece, 5-7 July, 2010.—P. 223—228.
7. Ubar R., Raik J., Vierhaus H.-T. Design and Test Technology for Dependable Systemson-Chip (Premier Reference Source). — Information Science Reference, Hershey. —NY: IGI Global, 2011.— 578 p.
8. Goessel M., Graf S. Error Detection Circuits. — London: McGraw-Hill, 1994. — 261 p.
9. Lala P.K. Self-checking and Fault-tolerant Digital Design.—University of Arkansas, 2001.—216 p.
10. Согомонян Е.С., Слабаков Е.В. Самопроверяемые устройства и отказоустойчивые системы. — М.: Радио и связь, 1989. — 208 с.
11. Сапожников В.В., Сапожников Вл.В. Самопроверяемые дискретные устройства.—СПб: Энергоатомиздат, 1992.— 224 с.
12. Пархоменко П.П., Согомонян Е.С. Основы технической диагностики (оптимизация алгоритмов диагностирования, аппаратурные средства). — М. : Энергоатомиздат, 1981.— 320 с.
13. Слабаков Е.В., Согомонян Е.С. Самопроверяемые вычислительные устройства и системы (обзор) // Автоматика и телемеханика. — 1981. — № 11. —C. 147—167.
14. Piestrak S.J. Design of Self-Testing Checkers for Unidirectional Error Detecting Codes.—Wrocaw: Oficyna Wydawnicza Politechniki Wrocavskiej, 1995. — 111 p.
15. Touba N.A., McCluskey E.J. Logic Synthesis of Multilevel Circuits with Concurrent Error Detection // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. — 1997.— Vol. 16, Jul. — P. 783—789.
16. Nicolaidis M., Zorian Y. On-Line Testing for VLSI — A Compendium of Approaches // Journal of Electronic Testing: Theory and Applications. — 1998. — Iss. 12. — P. 7—20.
17. Mitra S., McClaskey E.J.Which Concurrent Error Detection Scheme to Ñhoose? // Proc. of Intern. TestConference, 2000.—USA,Atlantic City,NJ, 03-05 October, 2000.—P. 985— 994.
18. Matrosova A., Levin I., Ostanin S. Survivable Self-Checking Sequential Circuits // Proc. of 2001 IEEE Intern. Symposium on Defect and Fault Tolerance in VLSI Systems (DFT 2001).— CA San Francisco, 24-26 October, 2001. — P. 395—402.
19. Kastensmidt F.L., Carro L., Reis R. Fault-Tolerance Techniques for SRAM-based.—Dordrecht:Springer, 2006.— 183 p.
20. Ефанов Д.В., Сапожников В.В., Сапожников Вл.В. Освойствах кода с суммированием в схемах функционального контроля // Автоматика и телемеханика.—2010.—№ 6.—C. 155—162.
21. Сапожников В.В., Сапожников Вл.В., Ефанов Д.В. Применение кодов с суммированием при синтезе систем железнодорожной автоматики и телемеханики на программируемых логических интегральных схемах // Автоматика на транспорте.— 2015. — 1, № 1. — C. 84—107.
22. Сапожников В.В., Сапожников Вл.В., Ефанов Д.В. Обнаружение опасных ошибок на рабочих выходах комбинационных логических схем // Там же.— 2015.—1, №2.—С. 195—211.
23. Согомонян Е.С. Построение самопроверяемых схем встроенного контроля для комбинационных устройств // Автоматика и телемеханика.—1974.—№2.— С. 121—133.
24. Аксенова Г.П. Необходимые и достаточные условия построения полностью проверяемых схем свертки по модулю 2 // Там же. — 1979. — № 9. — С. 126—135.
25. Ghosh S., Basu S., Touba N.A. Synthesis of Low Power CED Circuits Based on Parity Codes // Proc. of 23rd IEEE VLSI Test Symposium (VTS’05). — 2005. — P. 315—320.
26. Palframan D.J., Nam Sung Kim, Lipasti M.H. Time redundant parity for low-cost transient error detection // Proc. of the conference on Design, automation and test in Europe (DATE’11). — Grenoble, France, 14-18 March, 2011. — Ð. 1—6.
27. Berger J.M. À Note on Error Detecting Codes for Asymmetric Channels // Information and Control.— 1961.— Vol. 4, Iss. 1. —P. 68—73.
28. Bose B., Lin D.J. Systematic Unidirectional Error-Detection Codes // IEEE Trans. Comput. — 1985.— Vol. C-34, Nov. — P. 1026—1032.
29. Das D., Touba N.A. Synthesis of Circuits with Low-Cost Concurrent Error Detection Based on Bose-Lin Codes // J. of Electronic Testing: Theory and Applications.—1999.—Vol. 15, Iss. 1-2.— P. 145—155.
30. Блюдов А.А., Ефанов Д.В., Сапожников В.В., Сапожников Вл.В. Построение модифицированного кода Бергера с минимальным числом необнаруживаемых ошибок информационных разрядов // Электрон. моделирование.—2012.—34, № 6.—С. 17—29.
31. Блюдов А.А., Ефанов Д.В., Сапожников В.В., Сапожников Вл.В. О кодах с суммированием единичных разрядов в системах функционального контроля // Автоматика и телемеханика. — 2014.— № 8. —С. 131—145.
32. Berger J.M. A Note on Burst Detecting Sum Codes // Information and Control.—1961.—Vol. 4, Iss. 2-3. — P. 297—299.
33. Das D., Touba N.A. Weight-Based Codes and Their Application to Concurrent Error Detection of Multilevel Circuits // Proc. of the 17th IEEE VLSI Test Symposium. — USA, CA, Dana Point, 25-29 April, 1999.— P. 370—376.
34. Das D., Touba N.A., Seuring M., Gossel M. Low Cost Concurrent Error Detection Based on Modulo Weight-Based Codes // Proc. of the 6th IEEE International On-Line Testing Workshop (IOLTW). — Spain, Palm de Mallorca, July 3-5, 2000. — P. 171—176
35. Ghosh S., Lai K.W., Jone W.B., Chang S.C. Scan Chain Fault Identification Using Weight-Based Codes for SoC Circuits // Proc. of the 13th Asian Test Symposium. — Taiwan,Kenting, 15-17 November, 2004.— P. 210—215.
36. Srihari P. Sum Codes: A Binary Channel Coding Scheme // International Journal of Computer Science and Technology.— 2014. —Vol. 5, Iss. 1. — P. 60—64.
37. Сапожников В.В., Сапожников Вл.В., Ефанов Д.В. Взвешенные коды с суммированием для организации контроля логических устройств // Электрон. моделирование.—2014.— 36, № 1. — С. 59—80.
38. Efanov D., Sapozhnikov V., Sapozhnikov Vl., Nikitin D. Sum Code Formation with Minimum Total Number of Undetectable Errors in Data Vectors // Proc. of 13th IEEE East-West Design & Test Symposium (EWDTS’2015).— Batumi, Georgia, 26-29 September, 2015.— P. 141— 148.
39. Saposhnikov V., Saposhnikov Vl. New Code for Fault Detection in Logic Circuits // Proc. 4th Int. Conf. on Unconventional Electromechanical and Electrical Systems.— St. Petersburg, Russia, 21-24 June, 1999.— P. 693—696.
40. Mehov V., Saposhnikov V, Sapozhnikov Vl., Urganskov D. Concurrent Error Detection Based on New Code with Modulo Weighted Transitions between Information Bits // Proc. of 7th IEEE East-West Design & Test Workshop (EWDTW2007).— Erevan, Armenia, 25-30 September, 2007.— P. 21—26.
41. Мехов В.Б., Сапожников В.В., Сапожников Вл.В. Контроль комбинационных схем на основе модифицированных кодов с суммированием // Автоматика и телемеханика.— 2008. — № 8. — С. 153—165.
42. Сапожников В.В., Сапожников Вл.В., Ефанов Д.В., Дмитриев В.В. Свойства кодов с суммированием взвешенных переходов с прямой последовательностью весовых коэффициентов // Информатика и системы управления.—2014.—№4.—С. 77—88.
43. Sapozhnikov V., Sapozhnikov Vl., Efanov D., Dmitriev V., Cherepanova M. Optimum Sum Codes, that Effectively Detect the Errors of Low Multiplicities // RadioElectronics & Informatics.— 2015.— No 1. — P. 17—22.
44. Busaba F.Y., Lala P.K. Self-Checking Combinational Circuit Design for Single and UnidirectionalMultibit Errors // J. of Electronic Testing: Theory and Applications.— 1994.—Iss. 5. — P. 19—28.
45. Saposhnikov V.V., Morosov A., Saposhnikov Vl.V., G oessel M. A New Design Method for Self-Checking Unidirectional Combinational Circuits // Ibid.— 1998.—Vol. 12, Iss. 1-2.— P. 41—53.
46. “Benchmarks: LGSynth89”, available at: http://www.cbl.ncsu.edu:16080/benchmarks/LGSynth89/ mlexamples/
47. “Collection of digital design benchmarks”, available at: http://ddd.fit.cvut.cz/prj/Benchmarks/.
48. Yang S. Logic Synthesis and Optimization Benchmarks User Guide: Version 3.0 // Technical Report 1991-IWLS-UG-Saeyang, MCNC. — 44 p.
49. Sentovich E.M., Singh K.J., Lavagno L. et al. SIS:ASystem for Sequential Circuit Synthesis // Electronics Research Laboratory, Department of Electrical Engineering and Computer Science. — Berkeley: University of California, 1992. — 45 p.

САПОЖНИКОВ Валерий Владимирович, д-р техн. наук, профессор кафедры «Автоматика и
телемеханика на железных дорогах» Петербургского государственного университета путей
сообщения Императора Александра I. В 1963 г. окончил Ленинградский ин-т инженеров
железнодорожного транспорта. Область научных исследований — надежностный синтез
дискретных устройств, синтез безопасных систем, синтез самопроверяемых схем, техническая
диагностика дискретных систем.

САПОЖНИКОВ Владимир Владимирович, д-р техн. наук, профессор кафедры «Автоматика и
телемеханика на железных дорогах» Петербургского государственного университета путей
сообщения Императора Александра I. В 1963 г. окончил Ленинградский ин-т инженеров
железнодорожного транспорта. Область научных исследований — надежностный синтез
дискретных устройств, синтез безопасных систем, синтез самопроверяемых схем, техническая
диагностика дискретных систем.

ЕФАНОВ Дмитрий Викторович, канд. техн. наук, доцент кафедры «Автоматика и телемеханика
на железных дорогах» Петербургского государственного университета путей сообщения
Императора Александра I, который окончил в 2007 г. Область научных исследований—
дискретная математика, надежность и техническая диагностика дискретных систем.

ДМИТРИЕВ Вячеслав Владимирович, ассистент кафедры «Автоматика и телемеханика на
железных дорогах» Петербургского государственного университета путей сообщения Императора
Александра I, который окончил в 2007 г. Область научных исследований—дискретная
математика, программирование и моделирование.

ЧЕРЕПАНОВА Мария Родионовна, студент факультета «Автоматизация и интеллектуальные
технологии» Петербургского государственного университета путей сообщения Императора
Александра I. Область научных исследований—автоматика и дискретная математика.

Полный текст: PDF (русский)